Bonjour ,

je pense qu'il faut considérer que seule la transition 1-0 sur E  passe à travers la capacité  C   de  B  vers  A (0-1) . Ce qui donne le diagramme suivant . La largeur des impulsions en sortie  S   dépend des valeurs de  R  et  C .

Cordialement

Merci pour votre réponse mais je n'ai pas bien saisie ce que vous me dites ... peut etre parce que j'ai manquais le cours je ne sais pas, mais pour le moment je reste asser perdu sur la façon dont je dois résonner :/

A partir de l'état stable , facile à vérifier , il faut considérer que lors d'un changement d'état , la capacité  C  se comporte comme un court circuit puis va se charger et peut alors se représenter comme un circuit ouvert (en continu). C'est ma façon de raisonner .

Quel est l'etat stable en sortie ?

Quel que soit le signal logique (0 ou 1) au point E, si ce signal est constant (donc calé à 0 ou à 1), le potentiel du point A finit par revenir à 0 V.
---> la sorte S finira par passer à 1 et y rester.

Donc, l'état stable de S est 1 logique et ne dépend pas de la valeur de E (0 ou Vdd mais sans varier)
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2)

J'ai piqué ce montage sur le net :



Celui là a bien compris le problème mentionné en rouge dans mon message précédent.

La résistance Rp ajoutée sert à limiter le courant dans les entrées de la porte de droite lorsque la commutation de la porte de gauche force (via C) le potentiel des entrées de la porte de droite à sortir des rails d'alimentation (le I max  permis dans les entrées engendré dans de tels cas est normalement indiqué dans les datasheets des portes et dépend de la technologie utilisée).

Merci pour vos réponses, mais vraiment je ne comprend presque rien au fonctionnement de ce circuit meme avec la correction que nous a fais parvenir notre prof.

J'ai essayer de chercher des liens qui pourrai m'aider a comprendre mais jusqu'a présent je n'ai rien trouver qui m'a aider ..

Jusqu'a présent la seule chose que je comprend de ce circuit c'est que quand E = 0 on a B = 1

Pourquoi l'etat stable est a S = 1 ?  enfaite je ne suis meme pas sur de savoir ce que veut dire l'etat stable ?

Pourquoi quand Va est au niveau haut ( donc Va = 1 si j'ai bien compris ce point .. ) on a Va > VDD en t0 ?

Par exemple pour le chip à 4 Nand 2 entrées du type 74HC00 (datasheet sur ce lien : ) on peut voir ceci :



Avec ce que j'ai encadré en rouge ...

On voit que pour ce type de portes, la tension aux entrées des portes, se fait "clamper" par les diodes de substrat (on le voit par les "0,5 V"), mais que de plus, le courant qui apparaît alors DOIT être limité sous 20 mA ...
C'est le rôle que joue la résistance Rp du schéma que j'ai ajouté.

Est-ce que le but de  l'exercice est de modifier le circuit donné pour le sécuriser ou de donner son fonctionnement ?

C'est sans aucun doute de donner son fonctionnement, néanmoins ...

Je mettrais ta tête à couper que les erreurs de principe qui mettent ce "montage" en danger  n'ont même pas effleuré le prof (sinon on peut espérer qu'elles auraient été corrigées avant de proposer l'exercice aux étudiants).

Ce n'est pas une raison (c'est loin d'être le 1er montage foireux proposé par Altaiir95 sur ce site ... à sa décharge, ces montages foireux lui sont communiqués par ses profs) pour ne pas attirer l'attention sur ces bourdes.

On retrouve partout des schémas foireux sur le net que d'aucuns recopient en étant incapables d'en corriger les erreurs manifestes.

Cela me met quand même les boules de retrouver périodiquement ces exercices foireux que certains profs sont incapables de corriger.
Ce n'est pas avec un aussi mauvais enseignement que la qualité des "enseignés" va s'améliorer.

Pardon je me suis trompé lorsque j'ai ecris VA > VDD en t0, je voulais dire VA >= VDD/2 en t0 ?

Car dans la correction notre prof a mit que : Va = Vdd.e^-t0/RC = VDD/2

Voici une partie de la correction que nous a envoyer notre prof : http://img11.hostingpics.net/pics/670619qsdfdfdfdfdfdfdfdfdfdf.jpg

selon quoi il a deduit que S = 1 est l'état stable ?

Si je ne dis pas de bétise pour avoir S = 1 on dois avoir A = 1 et B = 1 ? ( selon une table de vérité que j'ai trouvé tout a l'heure et que je ne retrouve plus ... )

Pour info complémentaire :

Sur le lien suivant :  

Il y a des explications sur un circuit astable à portes NAND.
Ce n'est pas un monostable, mais les explications sur la raison de la résistance de protection des entrées de portes est la même.
Cette résistance n'est pas "optionnelle", elle est obligatoire, du moins si une autre méthode de protection n'est pas mise en place.

Alors pourquoi est-elle absente dans beaucoup de schéma proposé, si ce n'est pas incompétence de leurs auteurs ?

Je n'étais pas sûr du but de l'exercice et je comprends qu'il vaut mieux raisonner sur des schémas sans défauts vitaux . Surtout qu'il aurait suffi d'indiquer que c'était un schéma dépouillé ou de principe par exemple .
Je me dis aussi que peut-être que le prof se réservait d'aborder en complément ce point de protection une fois le fonctionnement acquis . Ca c'est parce que je suis optimiste .

Honnêtement je n'ai rien saisie du tout ... je me sens complètement perdu, et aucun des cours sur les monostable a porte CMOS que je trouve sur le net ne m'aide, j'ai l'impression qu'il saute tous plusieurs passage lors des explications

Pourriez m'expliquer ce que veut dire le prof par " S bascule du niveau bas au niveau haut et reste tant que E = 0 = > etat stable s=1 ?

Et aussi pourquoi il considère dans le schéma que la fleche de VC pointe vers B ?

J'aurai également une autre question qui me travaille, pourquoi c'est vers VDD que C ce charge ?

Pourriez vous essayer de me réexpliquer en simplifiant le plus possible comment vous faites votre étude du circuit svp ? je ne me suis jamais senti aussi perdu

Tout me semble avoir été déjà dit .
En se reportant au diagramme précis donné par  J-P  et en partant de l'état stable déjà décrit , il faut analyser ce qui se passe sur la transition  1-0  en E .
Cette transition se traduit par une transition  0-1  en  B  qui se répercute immédiatement (mais éphémèrement à cause de  C)  en  A   ce qui provoque le basculement de la sortie S de 1 à 0 .
La sortie  S  repassera à 1 dès que  A  sera retombé à son niveau bas en fonction de la charge de  C .

Mais tout ceci a déjà été dit et redit .

Supposons E à 1 logique depuis longtemps.
A est à 0 logique et donc S est à 1 logique
Les 2 entrées de la porte du bas sont donc à 1 --> B est à 0
Si E ne change pas d'état, tout restera ainsi indéfiniment.

Si maintenant E passe de l'état 1 à l'état 0
La sortie B de la porte du bas passe à 1. Il y a donc, au point B, une transition vers le haut égale à Vcc

Cette transition est transmise à travers le condensateur C et donc le point A passe instantanément à +Vcc
La porte du haut a donc ,à cet instant, ses 2 entrées à 1 logique ---> sa sortie S passe à l'état 0

Le point A retourne vers le 0 V par la décharge de C à travers R, donc ce retour du point A vers 0 se fait avec une constante de temps RC.

Tant que le point A reste au dessus de Vcc/2 (environ), il est considéré par la porte du haut comme un 1 logique et donc la sortie S reste à 0.
Dès que le point a redescent en dessous de Vcc/2, il est considéré  par la porte du haut comme un 0 logique et la sortie S repart alors vers 1 logique.

Si l'entrée E est toujours à 0, le point B est et reste à 1 logique.
Et tout va rester dans ces états (S à 0, A qui revient à 0, B à 1) tant que E restera à 0.

De ce qui précède, on peut déduire que : la sortie S, qui était à 1 est passée à 0 un certain temps (imposé par la valeur du RC) et est ensuite revenue à 1 ... ceci ayant été provoqué par un flanc vers le bas de l'entrée E.
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Il faut d'abord bien comprendre ce qui précède (qui peut être suivi sur la moitié gauche  de mon dessin) avant de poursuivre pour étudier ce qui se passe ensuite lorsque E repasse de 0 à 1 ...

Sauf distraction  

Merci beaucoup pour vos explications